Bộ mã bcd là gì cho ví dụ

5.1. MỞ ĐẦU:

Mạch logic tổ hợp là những mạch được cấu tạo từ các cổng logic và tín hiệu lối ra chỉ phụ thuộc vào tổ hợp các giá trị đầu vào tại thời điểm đó.

Mạch logic tổ hợp là một mạch logic nên để biểu thị các chức năng logic của nó người ta cũng dùng các phương pháp biểu diễn của hàm logic đó là : Bảng chân lý, Phương trình logic, Bảng Cacno, Biểu đồ dạng tín hiệu và sơ đồ mạch logic.

Một mạch logic tổ hợp có thể biểu diễn dạng tổng quát của nó như sau :

Các đầu ra là những hàm của biến vào :

Z1 = F1( A;B;C;…;N)

Z2 = F2( A;B;C;…;N)

…………………………….

Zn = Fn( A;B;C;…;N)

Một cách tổng quát ta viết : Z = F( A;B;C;…;N)

Trong thực tế mạch logic tổ hợp có rất nhiều loại, ta chỉ khảo sát một số laọi thông dụng thường gặp đó là : Bộ mã hoá, Bộ giải mã, Bộ so sánh, Bộ cộng, Bộ đếm…vv.

5.2.1. KHÁI NIỆM MÃ HOÁ:

Mã hoá là quá trình dùng kí tự, chữ số, hình ảnh…để biểu thị một sự việc, hình ảnh, đối tượng hoặc trạng thái nào đó.

Ví dụ : Việc đặt tên cho người.

Số cho vận động viên, số nhà…

Đèn xanh, đèn đỏ trong giao thông

Trong kỹ thuật tính toán người ta dùng hệ đếm nhị phân để thực hiện các phép tính logic bởi vậy một quá trình, một con tính muốn đưa vào máy để thực hiện ta phải làm sao chuyển đổi các yêu cầu của bài toán trở thành các vấn đề logic để cho máy thực hiện. Các bộ mã hoá thông dụng thường gặp là mã hoá dùng ngôn ngữ số đếm nhị phân. Sau đây ta nghiên cứu các bộ mã hoá nhị phân đó.

5.2.2.BỘ MÃ HOÁ NHỊ PHÂN:

Bộ mã hoá nhị phân là 1 mạch logic tổ hợp dùng n bit nhị phân để mã hoá cho N = 2 tín hiệu.

Sau đây ta xem xét 1 bộ mã hoá dùng các tín hiệu nhị phân để mã hoá cho 8 tín hiệu là : Y0,Y1,…,Y7.

Thực hiện :

Có 8 tín hiệu cần mã hoá tức là : N = 2 = 8 = 2

Do vậy có n =3 tức là ta cần dùng tập hợp nhị phân 3 bit đó là ABC. Dạng tổng quát của bộ mã hoá được mô tả như hình vẽ.

Bảng chân lý : từ quan hệ logic là mỗi tập hợp nhị phân 3 bit chỉ đại diện cho 1 tín hiệu mã hoá, tức là 1 tổ hợp nhị phân không đồng thời cho 2 tín hiệu. Ta cũng thấy ngay rằng do không có ràng buộc nào giữa các tín hiệu và các tập nhị phân nên có thể có rất nhiều cách mã hoá khác nhau. Sau đây đơn cử một vài cách mã hoá của bài toán này.

Cách 1: Bảng chân lý như sau:

A B C Y0 0 0 0 Y1 0 0 1 Y2 0 1 0 Y3 0 1 1 Y4 1 0 0 Y5 1 0 1 Y6 1 1 0 Y7 1 1 1

Cách 2: Bảng chân lý như sau:

A B C Y0 0 0 0 Y1 0 0 1 Y2 0 1 1 Y3 0 1 0 Y4 1 1 0 Y5 1 1 1 Y6 1 0 1 Y7 1 0 0

Phương trình : Với hai cách mã hoá ta có được hai dạng phương trình cho các tín hiệu Y0,Y1,…Y7.

Theo cách 1 ta có phương trình :

A = Y4 + Y5 + Y6 + Y7

B = Y2 + Y3 + Y6 + Y7

C = Y1 + Y3 + Y5 + Y7

Theo cách 2 ta có phương trình :

A = Y4 + Y5 + Y6 + Y7

B = Y2 + Y3 + Y4 + Y5

C = Y1 + Y2 + Y5 + Y6

Sơ đồ logic :

Để vẽ sơ đồ logic cổng NAND ta biến đổi phương trình như sau

Theo cách 1 phương trình biến đổi :

Sơ đồ logic là :

Theo cách 2: Phương trình biến đổi:

Sơ đồ logic là:

5.2.3.BỘ MÃ NHỊ – THẬP PHÂN:

1. Bộ mã Nhị – Thập phân là mạch logic chuyển đổi 10 chữ số thập phân 0,1…9 thành tập hợp các số nhị phân. Như vậy là :

   Đầu vào là 10 chữ số thập phân 0,1…9

   Đầu ra là tập hợp các bít nhị phân.

Bộ mã Nhị – Thập phân được gọi là mã BCD ( Bynary Coded Decimal )

Để xác định số nhị phân cần thiết, theo điều kiện 2 > N = 10 ta lấy n = 4. Như vậy với nhóm nhị phân 4 bit ta có 16 tổ hợp biến có thể sử dụng làm từ mã khi mã hoá10 tín hiệu. Với mỗi một cách chọn từ mã ta có một cách mã hoá khác nhau.

1. Mã BCD-8421 : Bộ mã Nhị – Thập phân với cách chọn các từ mã như sau được gọi là mã BCD-8421.

   Bảng chân lý mã BCD-8421 :

   Số thập phân A B C D 0 Y0 0 0 0 0 1 Y1 0 0 0 1 2 Y2 0 0 1 0 3 Y3 0 0 1 1 4 Y4 0 1 0 0 5 Y5 0 1 0 1 6 Y6 0 1 1 0 7 Y7 0 1 1 1 8 Y8 1 0 0 0 9 Y9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1

Phương trình các hàm đầu ra:Từ bảng chân lý ta viết được phương trình các hàm đầu ra cho bộ mã hóa BCD-8421 như sau:

Mạch logic bộ mã hoá BCD – 8421:

1. Một số mã nhị phân thường dùng :

   Mã 8421 Dư 3 2421A 2421B 5211 VgDư 3 0 0000 0011 0000 0000 0000 0010 1 0001 0100 0001 0001 0001 0110 2 0010 0101 0010 0010 0100 0111 3 0011 0110 0011 0011 0101 0101 4 0100 0111 0100 0100 0111 0100 5 0101 1000 0101 1011 1000 1100 6 0110 1001 0110 1100 1001 1101 7 0111 1010 0111 1101 1100 1111 8 1000 1011 1110 1110 1101 1110 9 1001 1100 1111 1111 1111 1010 Tr.số 8421 – 2421 2421 5211 –

   Bộ mã vũng: Mã GRAY:

   Th.phân Mã vũng Th.phân Mã vũng 0 0000 8 1100 1 0001 9 1101 2 0011 10 1111 3 0010 11 1110 4 0110 12 1010 5 0111 13 1011 6 0101 14 1001 7 0100 15 1000

Nhận xét:

1. Với các mã có trọng số : Được thành lập sao cho giá trị của mỗi chữ số thập phân sẽ bằng tổng các bit nhị phân với trọng số tương ứng của nó. Ví dụ : Trong mã BCD – 8421 : Số 6 được viết là 0110 như vậy ta có: 0x8 + 1×4 + 1×2 + 0x1 = 6 Số 7 được viết là 0111 như vậy ta có: 0x8 + 1×4 + 1×2 + 1×1 = 7

Trong mã BCD – 2421A :

Số 5 được viết là 0101 như vậy ta có: 0x2 + 1×4 + 0x2 + 1×1 = 5 Số 3 được viết là 0011 như vậy ta có: 0x2 + 0x4 + 1×2 + 1×1 = 3 Trong mã BCD – 5211 : Số 4 được viết là 0111 như vậy ta có: 0x5 + 1×2 + 2×1 + 1×1 = 4 Số 8 được viết là 1101 như vậy ta có: 1×5 + 1×2 + 0x1 + 1×1 = 88

2. Với mã Dư 3 : Đây là bộ mã được cấu thành từ mã 8421 nhưng mỗi mã được cộng thêm 3 tức là cộng thêm 0011

Ví dụ : Số 4 của mã 8421 là: 0100

Cộng thêm 3: 0011

Kết quả sẽ là số 4 trong mã Dư 3 : 0111

1. Mã vòng ( Mã Gray ) : Là bộ mã mà các từ mã được cấu tạo sao cho mỗi bit của từ mã được biến đổi theo một chu kỳ nhất định.

   Bit thứ nhất có chu kỳ là : 0110 Bit thứ hai có chu kỳ là : 00111100

2. Bit thứ ba có chu kỳ là : 0000111111110000

Mã Gray là mã không có trọng số.

1. Mã Vòng Dư 3 : Là bộ mã mà mỗi từ mã được cấu tạo từ bộ mã Gray nhưng tịnh tiến xuống 3 hàng.

   Đây cũng là bộ mã không có trọng số.

5.3.BỘ GIẢI MÃ:

Giải mã là quá trình ngược lại quá trình mã hoá. Khi mã hoá mỗi từ mã là một tập hợp nhị phân đã được gán cho một nội dung nhất định. Giải mã là quá trình phiên dịch ngược lại chỉ ra nội dung của từ mã đó được mã hoá trước đây. Mạch giải mã cũng là mạch logic tổ hợp và được gọi là “Bộ giải mã”

5.3.1. BỘ GIẢI MÃ NHỊ PHÂN:

Bộ giải mã nhị phân là mạch điện mà đầu vào là các từ mã nhị phân và đầu ra là các tín hiệu đã mã hoá. Sau đây xét một ví dụ cụ thể là bộ giải mã nhị phân 3 bit.

Như vậy đầu vào là các từ mã nhị phân 3 bit ABC, đầu ra là 8 tín hiệu đã được mã hoá Y0,Y1,…Y7

Bảng chân lý :

A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1

Y0 ữ Y7 là những hàm lối ra của các biến lối vào ABC

Phương trình các hàm lối ra :

Y0 = A B CY4 = A B CY1 = A B CY5 = A B C Y2 = A B CY6 = A B CY3 = A B CY7 = ABC

Sơ đồ Bộ giải mã : Từ phương trình các hàm lối ra ta dựng được sơ đồ bộ giải mã như sau :

Dùng cổng NADN ta có mạch :

Dùng cổng AND bằng Diod ta có mạch :

5.3.2.BỘ GIẢI MÃ NHỊ – THẬP PHÂN:

Là bộ giải mã các từ mã BCD gồm tập hợp nhị phân 4 bit thành 10 tín hiệu đầu ra tương ứng với 10 chữ số thập phân 0,1,2…9.

Cấu trúc khối bộ giải mã như sau :

Bảng chân lý :

Bảng chân lý được thiết lập với một số điểm chú ý sau đây :

Đầu vào bộ giải mã là các từ mã BCD – 8421 : ABCD.

Đầu ra của bộ giải mã là các hàm Y0 ữ Y9 đại diện cho các chữ số thập phân 0,1,…9.

Bảng chân lý được thành lập với mức qui ước mức 0 là mức logic tích cực của hàm.

Các tổ hợp biến từ 10 đến 15 hàm không xác định và được đánh dấu X.

A B C D Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 2 0 0 1 0 1 1 0 1 1 1 1 1 1 1 3 0 0 1 1 1 1 1 0 1 1 1 1 1 1 4 0 1 0 0 1 1 1 1 0 1 1 1 1 1 5 0 1 0 1 1 1 1 1 1 0 1 1 1 1 6 0 1 1 0 1 1 1 1 1 1 0 1 1 1 7 0 1 1 1 1 1 1 1 1 1 1 0 1 1 8 1 0 0 0 1 1 1 1 1 1 1 1 0 1 9 1 0 0 1 1 1 1 1 1 1 1 1 1 0 10 1 0 1 0 X X X X X X X X X X 11 1 0 1 1 X X X X X X X X X X 12 1 1 0 1 X X X X X X X X X X 13 1 1 0 1 X X X X X X X X X X 14 1 1 1 0 X X X X X X X X X X 15 1 1 1 1 X X X X X X X X X X

Phương trình hàm đầu ra:

Để có được hàm đầu ra của của các hàm có dạng tối thiểu hoá ta dựng bảng Cacnô và tối thiểu hoá cho từng hàm.

Để tiện vẽ mạch logic dựng cổng NAND ta viết lại phương trình Y như sau:

Y 9= AD Y 9 = AD Y 8 = AD

Y 7 = BCD Y 7 = BCD Y 6 = BCD

Y 5 = BCD

Y 4 = B C D

Y 3 = BCD

Y 1 = A B C

Y 0 = A B C D

Sơ đồ Logic giải mã:

5.3.3. BỘ GIẢI MÃ HIỂN THỊ Kí TỰ SỐ:

1. Đèn hiển thị 7 thanh. Để hiển thị các chữ số ta dùng đèn hiển thị số 7 thanh. Nó được cấu tạo bởi 7 thanh sáng ghép lại như hình vẽ bên, khi cần hiển thị chữ số nào thì các thanh sáng tương ứng sẽ sáng lên, nhờ vậy đèn có khả năng hiển thị các chữ số từ 0 đến 9. Các thanh sáng được ký hiệu lần lượt là a, b, c, d, e, f, g.
2. Bộ giải mã hiển thị số 7 thanh : Sau đây ta thiết kế bộ giải mã hiển thị số 7 thanh với tín hiệu lối vào là tín hiệu mã hoá theo mã BCD – 8421.

   Như vậy đầu vào của bộ giải mã là các tín hiệu mã hoá ABCD và đầu ra là các thanh sáng a, b, c, d, e, f, g sao cho với một từ mã đến, lối ra đèn hiện số 7 thanh phải sáng phù hợp để hiển thị đúng số đã được mã hoá. Sơ đồ khối của bộ giải mã như sau :

Bảng chân lý : Bảng chân lý được xây dựng với mức logic 0 ứng với tín hiệu sáng của thanh sáng. Với các tổ hợp biến từ 10 đến 15 hàm không xác định nên ta ghi X vào bảng chân lý.

A B C D a b c d e f g 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 1 1 1 1 2 0 0 1 0 1 0 1 0 0 1 0 3 0 0 1 1 0 0 0 0 1 1 0 4 0 1 0 0 1 0 0 1 1 0 0 5 0 1 0 1 0 1 0 0 1 0 0 6 0 1 1 0 0 1 0 0 0 0 0 7 0 1 1 1 0 0 0 1 1 1 1 8 1 0 0 0 0 0 0 0 0 0 0 9 1 0 0 1 0 0 0 0 1 0 0 10 1 0 1 0 X X X X X X X 11 1 0 1 1 X X X X X X X 12 1 1 0 0 X X X X X X X 13 1 1 0 1 X X X X X X X 14 1 1 1 0 X X X X X X X 15 1 1 1 1 X X X X X X X

Phương trình đầu ra của bộ giải mã.

Để thuận tiện cho việc vẽ sơ đồ logic cho bộ giải mã ta dựng bảng Cacnô cho mỗi hàm đầu ra và tối thiểu hoá chúng theo phương pháp CTT với các đỉnh 0, khi đó ta sẽ được biểu thức phủ định cho mỗi hàm.

Ta biến đổi các phương trình thu được như sau :

a \= A + C + BD + B D

b \= B + CD + C D

c \= B + C + D

d \= A + B D +CD + BC+BCD

e \= B D + C D

f \= A + BC + BD + C D

g \= A + BC + BC + CD

Sơ đồ giải mã hiển thị số 7 thanh:

Mạch NORAND. Là loại cổng logic ghép của 3 loại cổng cơ bản NOT – OR – AND, loại cổng này tiện dùng trong việc biểu diễn các mạch logic phức tạp. Cấu trúc chi tiết cổng như sau :

Mạch logic bộ giải mã hiển thị số 7 thanh Mã BCD – 8421:

5.4. BỘ SO SÁNH:

Một thuật toán cần thiết trong thực tế là phép so sánh để tìm ra khả năng bằng nhau, lớn hơn hoặc nhỏ hơn. Trong phần này ta xem xét việc so sánh hai số nhị phân và thiết kế các mạch logic để thực hiện việc so sánh hai số nhị phân đó. Như vậy mạch so sánh sẽ là một mạch logic mà lối vào là các số cần so sánh và lối ra là kết quả của so sánh.

5.4.1. BỘ SO SÁNH BẰNG NHAU:

1. Bộ so sánh bằng nhau 1 bit:

   Bài toán : Có hai số nhị phân 1 bit ai và bi. So sánh 2 số đó để biết kết quả bằng nhau hoặc không bằng nhau.

Cơ sở logic: Hai số nhị phân 1 bit là ai và bi, so sánh 2 số đó để biết kết quả bằng nhau hoặc không bằng nhau:

gi = 1 tức là ai = bi

gi = 0 tức là ai ≠ bi

Bảng chân lý :

Ai Bi Gi Kết quả 0 0 1 ai = bi 0 1 0 ai ≠ bi 1 0 0 ai ≠ bi 1 1 1 ai = bi

* Phương trình: từ bảng chân lý ta có phương trình hàm lối ra là :

* Sơ đồ tổ logic :

Để thực hiện mạch ta có thể dùng cổng tương đương hoặc cổng Norand:

1. Bộ so sánh bằng nhau nhiều bit :

   Trong phần này ta xây dựng của hai số nhị phân 4 bit để tìm ra kết quả bằng nhau hoặc không bằng nhau.

• Cơ sở logic:

  Có 2 số nhị phân 4 bit:A = A3A2A1A0

B = B3B2B1B0

Gọi G là kết quả của so sánh và G = G3G2G1G0 ở đó Gi sẽ là các kết quả của việc so sánh từng bit tương ứng của hai số nhị phân.

Hai số sẽ được gọi là bằng nhau khi tất cả các bit tương ứng đều bằng nhau tức là :

A = B khi A3 = B3 G3 = 1 A2 = B2 G2 = 1 A1 = B1 G1 = 1 A0 = B0 G0 = 1 Khi đó G =1

Và ta viết Gi = Ai (+) Bi

• Bảng chân lý : từ cơ sở logic trên ta có bảng chân lý sau:

G3

G2

G1

G0

G

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

1

1

0

0

1

0

0

0

0

1

0

1

0

0

1

1

0

0

0

1

1

1

0

1

0

0

0

0

1

0

0

1

0

1

0

1

0

0

1

0

1

1

0

1

1

0

0

0

1

1

0

1

0

1

1

1

0

0

1

1

1

1

1

Phương trình : Từ bảng chân lý ta có phương trình cho bộ so sánh bằng nhau 4 bit như sau :

G = G3.G2.G1.G0

Thay các biểu thức của các Gi = Ai (+) Bi là kết quả so sánh từng bit ta có :

Sơ đồ logic bộ so sánh bằng nhau 4 bit:

5.4.2.BỘ SO SÁNH HƠN KÉM:

Bộ so sánh hơn kém là bộ so sánh hai số nhị phân để xác định số lớn hơn và số nhỏ hơn

1. Bộ so sánh Hơn – Kém bit

   Cơ sở logic:

Có 2 số 1 bit ai và bi ta so sánh hai số đó để biết số lớn hơn hay không lớn hơn và số nhỏ hơn hay không nhỏ hơn. Nếu ta gọi li là kết quả của phép so sánh hơn va mi là kết quả của phép so sánh kém thì

Nếu li = 1 thì ai > bi ( so sánh hơn )

li = 0 thì ai < bi

Nếu mi = 1 thì ai < bi ( so sánh kém )

mi = 0 thì ai > bi

Bảng chân lý : Từ quan hệ logic trên ta có bảng chân lý sau :

ai bi li mi Kết quả 0 0 0 0 ai = bi 0 1 0 1 ai < bi 1 0 1 0 ai > bi 1 1 0 0 ai = bi

Phương trình : từ bảng chân lý ta có phương trình lối ra của bộ so sánh như sau:

Phép so sánh hơn: li = aibi

Phép so sánh kém: mi = aibi

Sơ đồ logic bộ so sánh :

1. Bộ so sánh Hơn – Kém nhiều bit:

   Ta khảo sát bộ so sánh Hơn – Kém hai số nhị phân 4 bit

Phương pháp so sánh : Có hai số nhị phân 4 bit, để so sánh hai số cũng như việc so sánh hai số thập phân ta bắt đầu so sánh từ bit có trọng số cao đến bit có trọng số thấp. Trong quá trình so sánh nếu phát hiện được sự hơn kém thì ta kết luận ngay được kết quả nhưng khi so sánh mà hai bit lại bằng nhau, khi đó ta phải tiếp tục so sánh bit có trọng số thấp hơn, cứ như vậy cho đến khi có được kết luận cuối cùng về sự hơn kém của hai số.

Ví dụ : So sánh hai số thập phân 284 và 259

Để so sánh ta bắt đầu so sánh từ hai số phần trăm, ở đây có sự bằng nhau buộc ta phải tiếp tục so sánh hai chữ số hàng chục. Bây giờ ta thấy 8 > 5 nên ta có thể kết luận ngay là 284 > 259. So sánh hai số nhị phân cũng được thực hiện tương tự.

Cơ sở logic: Có hai số nhị phân 4 bit là :A = a3a2a1a0

B = b3b2b1b0

Gọi các kết quả của so sánh Bằng là:G = g3g2g1g0 khi G = 1 thì A = B

Gọi các kết quả của so sánh Hơn là:L = l3l2l1l0 khi L = 1 thì A > B

Gọi các kết quả của so sánh Kém là: M = m3m2m1m0 khi M = 1 thì A < B

Bảng chân lý : Từ quan hệ logic ta có bảng chân lý của sự so sánh hai số nhị phân như sau. Trong mối quan hệ này ta thấy gi với li, gi với mi có tính phủ định lẫn nhau .

Bảng chân lý của L : Phép so sánh Hơn

g3 g2 g1 g0 l3 l2 l1 l0 L Kết quả X X X X 1 X X X 1 A>B 1 X X X X 1 X X 1 A>B 1 1 X X X X 1 X 1 A>B 1 1 1 X X X X 1 1 A>B

Bảng chân lý của M : Phép so sánh Kém

g3 g2 g1 g0 m3 m2 m1 m0 M Kết quả X X X X 1 X X X 1 A

Phương trình : Từ bảng chân lý ta có phương trình sau :

Với phép so sánh Hơn : L = l3 + g3l2 + g3g2l1 + g3g2g1l0

Với phép so sánh Kém : M = m3 + g3m2 + g3g2m1 + g3g2g1m0

Mạch logic :

Ở mạch logic này các tín hiệu lối vào là gi, li, mi đó là kết quả của các bộ so sánh bằng nhau, so sánh hơn, so sánh kém1 bit.

Các kết quả đó thực hiện theo các phương trình sau :

gi = ai (+) bi li = aibi mi = aibi

Trong thực tế người ta đã sản xuất ra các IC có chức năng so sánh vì vậy khi cần sử dụng người ta chỉ cần đưa các bit của các số cần so sánh vào lối vào thích hợp là có ngay kết quả.

5.5.1. BỘ CỘNG NỬA:

Định nghĩa: Là mạch điện thực hiện phép cộng hai số nhị phân ai và bi với tổng là Si và sồ nhớ tạo thành chuyển lên phiá trên Ci. Phép cộng không liên quan đến các bit trước nó có trọng số thấp hơn gọi là cộng nửa

Bảng chân lý: Từ quan hệ logic trên ta có bảng chân lý sau:

ai bi Si Ci 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1

Phương trình: Từ bảng chân lý ta có phương trình

Si = aibi + aibi = ai (+) bi

Ci = aibi

Sơ đồ logic :

5.5.2. BỘ CỘNG ĐỦ:

1. Định nghĩa: : Phép cộng đủ là phép cộng khi cộng hai bit nhị phân có cộng thêm số nhớ từ bit trước nó với trọng số thấp hơn chuyển lên. Mạch thực hiện phép cộng đủ gọi là bộ cộng đủ.
2. Bộ cộng đủ 1 bit:

   Cơ sở logic : Có hai số 1 bit ai và bi

Gọi Ci-1 là số nhớ chuyển lên từ bit đứng trước nó có trọng số nhỏ hơn Gọi Si là tổng của hai só bit thứ i

• Gọi Ci là số nhớ được tạo thành khi cộng hai số bit thứ i để chuyển lên bit thứ i + 1

Như vậy trong phép cộng này ta có cộng thêm số nhớ từ bit có trọng số thấp hơn chuyển lên nên gọi là phép cộng đủ.

Bảng chân lý:

ai bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

Phương trình: Từ bảng chân lý ta có phương trình

Để viết phương trình cho các số ra của bộ cộng ta lập bảng Cacnô cho chúng để từ đó xem xét khả năng tối thiểu hoá cho hàm.

Từ bảng Cacnô ta có phương trình sau :

Si = aibiCi-1 + aibiCi-1 + aibiCi-1 + aibiCi-1

\= ai( biCi-1 + biCi-1 ) + ai( biCi-1 + biCi-1 )

\= ai( bi Å Ci-1 ) + ai( bi Å Ci-1 )

Si = ai Å bi Å Ci-1

Ci = aibiCi-1 + aibiCi-1 + aibi

\= Ci-1( aibi + aibi ) + aibi

Ci = (ai Å bi )Ci-1 +aibi

Mạch logic :Dùng mạch NORAND để biểu diễn ta có sơ đồ logic cho phép cộng đủ 1 bit như sau.

1. Bộ cộng đủ nhiều bit : Về nguyên tắc số bit làm phức tạp cho việc thiết kế không đáng kể, để xem xét ta thiết kế bộ cộng đủ hai số nhị phân 4 bit với số bit nhiều hơn cũng được thực hiện tương tự. Giả sử có hai số nhị phân 4 bit A = a3a2a1a0 B = b3b2b1b0 và tổng S = S3S2S1S0 Sử dụng kết quả của bộ cộng đủ 1 bit ta có thể thiết kế bộ cộng 4 bit như sau: Với các bộ cộng nhiều bit hơn cũng được thiết kế tương tự.

5.6.1.ĐẶC ĐIỂM VÀ PHÂN LOẠI CÁC BỘ ĐẾM:

Đặc điểm : Đếm là khả năng nhớ được số xung đầu vào. Bộ đếm là mạch điện thực hiện được chức năng nhớ.

Bộ đếm được sử dụng nhiều trong các thiết bị tính toán và các thiết bị điện tử số khác. Bộ đếm là một loại mạch dây tuần hoàn có một đầu vào và một đầu ra. Mạch có số trạng thái trong bằng chính số hệ đếm mà mạch thực hiện. Hệ số đếm của bộ đếm được ký hiệu là Kd. Dưới tác dụng của tín hiệu vào đếm mạch sẽ lần lượt chuyển từ trạng thái trong này sang trạng thái trong khác theo một trình tự nhất định cho đến khi số xung vào bằng Kd thì ở lối ra sẽ cho một kết quả đếm.

Quá trình chuyển đổi trạng thái của một hệ đếm có thể biểu diễn như sau :

Khi không có tín hiệu vào đếm mạch giữ nguyên trạng thái thứ i

Khi có một xung vào đếm mạch chuyển trạng thái từ i sang trạng thái kế tiếp ( i + 1 )

Khi có đủ Kd xung vào đếm mạch, mạch chuyển trạng thái đủ một vòng và trở lại trạng thái xuất phát ban đầu của hệ đếm.

Tín hiệu ra ( là kết quả y của bộ đếm ) chỉ xuất hiện khi bộ đếm đã chuyển đủ một vòng các trạng thái. Tức là Y =1 khi hệ đếm đang ở trang thái thứ Kd – 1 cố thêm xung vào đếm Kd, khi đó bộ đếm sẽ chuyển trạng thái về 0. Sau đây là chu trình chuyển đổi các trạng thái của bộ đếm.

Để hiển thị kết quả đếm ta thường ghép thêm các bộ giải mã và bộ hiển thị bao phủ hợp với hệ đếm đang sử dụng.

1. Phân loại Bộ đếm

   Bộ đếm có nhiều chức năng khác nhau nên người ta có nhiều cách phân loại hệ đếm khác nhau.

Phân lọai theo cách làm việc :

Bộ đếm đồng bộ : là bộ đếm mà các flip – flop trong bộ đếm cùng chuyển trạng thái đồng thời khi có tín hiệu, việc chuyển trạng thái này sang trạng thái khác thông qua các trạng thái trung gian. Xung nhịp C được đưa đồng thời đến các flip – flop trong bộ đếm.

Bộ đếm không đồng bộ : Là bộ đếm khi chuyển từ trạng thái này sang trạng thái khác, các flip – flop trong bộ đếm chuyển trạng thái không đồng thời. Xung nhịp C không được đồng thời đưa đến các flip – flop trong bộ đếm. Bộ đếm không đồng bộ còn được gọi là bộ đếm gợn sóng ( Ripple Counter)

Phân loại theo hệ số đếm Kd:

Bộ đếm có hệ số Kd = 2 : Kd = 2,4,8 …..Là bộ đếm dùng n flip – flop để mã hoá hai trạng thái trong của bộ đếm. Bộ đếm này được gọi là bộ đếm có “ Chiều dài cực đại”

Bộ đếm có hệ số đếm Kd ≠ 2: Ví dụ Kd= 3,5,6 ….

Với hệ đếm này cũng dùng n flip – flop để mã hoá và số trạng thái trong vẫn là 2 nhưng chỉ có Kd trạng thái được sử dụng và số trạng thái không sử dụng là ( Kd -2 ). Do vậy khi sử dụng phải tránh các trạng thái không sử dụng này.

1. Phân loại theo hướng đếm:

   Bộ đếm thuận ( đếm tiến ) : Là bộ đếm khi có xung đếm Xd vào thì trạng thái của bộ đếm tăng lên 1.

Ví dụ : Hệ đang ở trạng thái S4 là 100, khi có xung đếm Xd, trạng thái của bộ đếm này chuyển sang trạng thái mới S5 là 101.

Bộ đếm nghịch ( đếm lùi ) : Là bộ đếm khi có xung đếm Xd vào thì trạng thái của bộ đếm giảm xuống 1.

Ví dụ : Hệ đang ở trạng thái S9 là 1001, khi có xung đếm Xd, trạng thái của bộ đếm này chuyển sang trạng thái mới S8 là 1000.

Chú ý : Tăng hay giảm, tiến hay lùi là do qui ước của ta khi mã hoá.

Người ta dùng bộ đếm thuận, nghịch là bộ đếm có khả năng đếm được cả hai chiều tăng và giảm, tiến va lui.

1. Phân loại theo khả năng ứng dụng:

   Tuỳ theo khả năng của bộ đếm mà người ta còn phân loại theo khả năng ứng dụng của chúng. Chẳng hạn dựa vào khả năng có thể chương trình hoá cho bộ đếm hay không mà người ta phân bộ đếm thành hai loại :

   Bộ đếm có khả năng chương trình hoá và bộ đếm không có khả năng chương trình hoá.

5.6.2.BỘ ĐẾM ĐỒNG BỘ:

1. Bộ đếm nhị phân đồng bộ:

   Bộ đếm nhị phân đồng bộ có thể là bộ đếm thuận, đếm nghịch, cũng có thể là bộ đếm Thuận – Nghịch. Các bộ dếm này thường được cấu trúc bằng FF – T.

Bộ đếm Thuận – Nhị phân đồng bộ

Cấu trúc mạch : Mạch có cấu trúc như hình vẽ. Nó gồm 4 mạch FF – T với xung đồng bộ C kích thích đồng thời C1 = C2 = C3 = C4 = C do vậy mạch chuyển trạng thái đồng thời : các lối ra là Q1; Q2; Q3; Q4.

Phương trình kích cho các FF là : ( ở lối vào của các flip – flop )

T1 = 1

T2 = Q1n

T3 = Q1n Q2n

T3 = Q1n Q2n Q3n.

Phương trình đầu ra : dạng chung của các lối ra là Qn + 1 = TQn + TQn

Q1(n+1) = 1Q1n + 1 Q1n = Q1n

Q2(n+1) = T2Q2n + T2Q2n = Q1n Q2n + Q1n Q2n = ( Q1n + Q2n )

Q3(n+1) = T3Q3n + T3Q3n = Q1n Q2n Q3n + Q1n Q2n Q3n

Q4(n+1) = T4Q4n + T4Q4n = Q1n Q2n Q3n Q4n + Q1n Q2n Q3n Q4n

Với những giá trị biến đổi của Q1 : Q2 : Q3 : Q4 ta có giá trị tương ứng của các Qi(n+i) như bảng dưới đây:

Q4n Q3n Q2n Q1n Q4(n+1) Q3(n+1) Q2(n+1) Q1(n+1) 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 1 0 1 0 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 1 0 1 0 10 1 0 1 0 1 0 1 1 11 1 0 1 1 1 1 0 0 12 1 1 0 0 1 1 0 1 13 1 1 0 1 1 1 1 0 14 1 1 1 0 1 1 1 1 15 1 1 1 1 0 0 0 0 16

Biểu đồ trạng thái đầu ra của mạch đếm là :

16 trạng thái trong bộ đếm

Giản đồ thời gian :

Nhận xét:

Với mạch đếm đồng bộ này các xung đồng hồ được đưa đến đồng thời ở các FF nên thời gian trễ của toàn mạch chỉ bằng thời gian trễ ở 1 FF, tốc độ đếm chỉ phụ thuộc vào thời gian trễ này Td > S Trễ. Người ta từng ghép 4 FF thành các đếm 16 bit khi cần đếm số xung lớn hơn người ta dùng nhiều các đếm nối với nhau.

• Người ta cũng có thể dùng mạch đếm chuyển mức nối tiếp, khi có phụ tải của mạch đếm sẽ được giảm bớt. Mạch đếm chuyển mạch nối tiếp có cấu tạo như sau :

Tuy nhiên với mạch này, thời gian đếm lại bị kéo dài, đếm chậm hơn.

Bộ đếm nghịch nhị phân đồng bộ:

Bộ đếm nghịch là bộ đếm mà khi có xung đếm đến, số đếm sẽ giảm đi 1.

Cấu trúc bộ đếm : Bộ đếm có cấu trúc như hình vẽ, ở đây tín hiệu đưa vào tầng sau là tín hiệu ra phủ định của tầng trước nên khi có tín hiệu đếm, bộ đếm sẽ dịch chuyển ngược tức là đếm lùi.

Biểu đồ trạng thái đếm sẽ là :

Ngoài ra, người ta cũng cấu trúc bộ đếm thuận – nghịch để đếm cả hai chiều theo yêu cầu thực tế

1. Bộ đếm thập phân đồng bộ:

   Sơ đồ bộ đếm có thể mắc như sau :

Bộ đếm N phân đồng bộ :

Tuỳ theo yêu cầu người ta có thể cấu trúc bộ đếm N phân đồng bộ với số đếm N bất kỳ. Cụ thể là.

5.6.3.BỘ ĐẾM DỊ BỘ:

1. Bộ đếm dị nhị phân dị bộ:

   Bộ đếm thuận nhị phân dị bộ:

Cấu trúc mạch : Bộ đếm có thể cấu trúc từ các flip – flop khác nhau : JK, T, D. Sau đây là bộ đếm cấu trúc từ T- FF được kích bởi sườn âm của xung C.

Nguyên lý làm việc :

Phương trình định thời : C1 = C ; C2 = Q1 ; C3 = Q2

Phương trình trạng thái : ( Phương trình của FF –T là Qn + 1 = Qn )

Ta có :

Q1(n+1) = Q1n Điều kiện khi có sườn âm C

Q2(n+1) = Q2n ——————————–Q1

Q3(n+1) = Q3n ——————————–Q2

Bảng chân lý:

Q3n Q2n Q1n Q3(n+1) Q2(n+1) Q1(n+1) Điều kiện 0 0 0 0 0 1 có C1 0 0 1 0 1 0 C1,C2 0 1 0 0 1 1 C1 0 1 1 1 0 0 C1,C2,C3 1 0 0 1 0 1 C1 1 0 1 1 1 0 C1,C2 1 1 0 1 1 1 C1 1 1 1 0 0 0 C1,C2,C3

Các FF lật trạng thái khi có sườn âm xung C

Biểu đồ trạng thái :

Biểu đồ dạng sóng:

Bộ đếm nghịch nhị phân dị bộ:

Cấu trúc mạch: Mạch có cấu trúc như sau:

Phương trình: Phương trình định thời có dạng sau:

C1 = C; C2 = Q1; C3 = Q2

Bảng chân lý:

Q3n Q2n Q1n Q3(n+1) Q2(n+1) Q1(n+1) Điều kiện 0 0 0 1 1 1 C1,C2,C3 0 0 1 0 0 0 C1 0 1 0 0 0 1 C1,C2 0 1 1 0 1 0 C1 1 0 0 0 1 1 C1,C2,C3 1 0 1 1 0 0 C1 1 1 0 1 0 1 C1,C2 1 1 1 1 1 0 C1

Biểu đồ trạng thái :

Biểu đồ dạng sóng:

Nhận xét :

Với bộ đếm dị bộ nhị phân có ưu điểm là khi ghép để đếm số lớn hơn thì việc ghép nối là đơn giản tuy vậy phải có chuyển đổi qua nhiều từ mã nên thời gian trễ tổng cộng là rất lớn, tốc độ đếm chậm.

1. Bộ đếm thập phân dị bộ:

   Đếm thuận :

Cấu trúc bộ đếm:

C- Đầu vào đếm Chuyển vị nhớ – R

Cấu trúc bộ đếm gồm 4 FF – JK Lối vào có 2 cổng Cổng C la cổng vào đếm, Cổng X là cổng xoá. Lối ra có cổng R là cổng chuyển nhớ lên bộ đếm có trọng số cao hơn. Các đầu JK để nối với cổng logic 1.